8.3 Verilog TF 子程序列表
为保证子程序的原汁原味，避免拉跨拙劣的翻译水平，所有子程序列表均保留英文说明。建议使用时再仔细研究对应类型的子程序。这里也没有对所有...
8.2 Verilog TF 子程序
功能特性 TF (task/function) 子程序主要用于 Verilog 与用户 C 程序边界的两个方向上的数据传输。 TF 子程序总是以 tf_ 为前缀，定义在头文...
8.1 Verilog PLI 简介
进行数字设计时，经常会遇到特殊的情况，Verilog 中的任务和函数已经不能满足仿真需求，需要自定义一些系统任务和函数。编程语言接口（PLI， P...
7.5 Verilog 其他系统任务
仿真控制：$finish, $stop 系统任务调用格式任务描述退出仿真$finish( type ) ;结束仿真，参数 type 可选择退出仿真时是否打印信息type=0: ...
7.4 Verilog 实数整数转换
关键词 ：定点数, 浮点数, $realtobits, $bitstoreal 本节主要介绍实数与整数间相互转换的函数：$realtobits, $bitstoreal，同时说明下 real ...
7.3 Verilog 随机数及概率分布
随机数 Verilog 中使用系统任务 $random(seed) 产生随机数，seed 为随机数种子。 seed 值不同，产生的随机数也不同。如果 seed 相同，产生的...
7.2 Verilog 文件操作
Verilog 提供了很多可以对文件进行操作的系统任务。经常使用的系统任务主要包括： 文件开、闭：$fopen, $fclose, $ferror 文件写入：$fdis...
7.1 Verilog 显示任务
关键词：$display, $write, $strobe, $monitor Verilog 中主要用以下 4 种系统任务来显示（打印）调试信息：$display, $write, $strobe, $mon...
6.4 Verilog RTL 级低功耗设计（下）
门控时钟 通常情况下，时钟树由大量的缓冲器和反相器组成。而时钟信号为设计中翻转率最高的信号，时钟树的功耗可高达整个设计功耗 30%。加入...
6.3 Verilog RTL 级低功耗设计（上）
下表显示了在数字设计的各个层次上可减少功耗的百分比。RTL 级之后，功耗的减少量已经非常有限。 设计层次改善程度系统级50% ~ 90%RTL 级20% ...
